CAN Flash 4-bit sur Cadence

Ce projet du module EANA3 (Introduction à l'électronique intégrée) consistait à concevoir un Convertisseur Analogique-Numérique de type Flash sur 4 bits avec la suite Cadence Virtuoso, en technologie AMS BiCMOS 0.35 µm. Le projet suivait une approche hiérarchique (top-down / bottom-up) : chaque bloc fonctionnel est conçu, simulé et validé individuellement avant assemblage.

Architecture du CAN Flash 4-bit

Un CAN Flash 4-bit compare simultanément la tension d'entrée V_IN à 15 niveaux de référence (2^N−1 = 15) grâce à 15 comparateurs en parallèle. Leurs sorties forment un code thermomètre, ensuite transcodé en code binaire 4-bit. L'architecture se décompose en blocs :

• Échantillonneur-bloqueur (S/H) — capture la tension d'entrée à l'instant d'échantillonnage et la maintient stable pendant la conversion
• Échelle de référence — 16 résistances en série entre V_REF et la masse, générant 15 tensions de référence équidistantes
• 15 comparateurs — comparent V_IN à chaque niveau de référence
• Transcodeur thermomètre → binaire — logique combinatoire convertissant le code thermomètre en code binaire 4-bit
• Registre 4-bit — mémorise le résultat de la conversion

Séance 1 : caractérisation des transistors

Avant de concevoir quoi que ce soit, il faut connaître les composants. Les transistors nmos4 et pmos4 de la bibliothèque PRIMLIB ont été caractérisés par simulation : tracé de I_D(V_GS) pour extraire la tension de seuil V_T, tracé de I_D(V_DS) pour identifier les zones de fonctionnement (bloqué, linéaire, saturé), et extraction des paramètres K_N et λ. Cette étape permet de dimensionner correctement chaque circuit par la suite.

Séance 2 : échantillonneur-bloqueur

L'échantillonneur utilise un interrupteur à transistors complémentaires (NMOS + PMOS en parallèle) commandé par un signal d'horloge V_H. Le NMOS seul laisse passer les tensions basses mais bloque les hautes (et inversement pour le PMOS) — les deux en parallèle couvrent toute la plage 0 – 3,3 V. La mémoire analogique est simplement une capacité chargée par une résistance de fuite de 1 MΩ.

Séance 3 : polarisation et amplificateurs différentiels

Les miroirs de courant (NMOS et PMOS) fournissent la polarisation stable nécessaire aux comparateurs. Un miroir élémentaire a été caractérisé : tracé de I_out(V_out) pour évaluer la résistance de sortie et la plage d'utilisation, puis remplacement de la référence de courant par un réseau résistif autonome. Les amplificateurs différentiels, cœur des comparateurs, ont ensuite été conçus et dimensionnés.

Séance 4 : comparateurs et échelle de référence

Les comparateurs sont construits à partir des amplis différentiels polarisés par les miroirs de courant. Pour couvrir toute la plage d'entrée, deux types de comparateurs sont nécessaires : des comparateurs « N » (paire différentielle NMOS) et des comparateurs « P » (paire PMOS), répartis selon les gammes de validité de chacun. L'échelle de référence — 16 résistances en série — génère les 15 tensions de comparaison. L'ensemble a été validé par une analyse DC avec V_IN variant de 0 à 3,3 V.

Séance 5 : logique combinatoire et transcodeur

Les portes logiques élémentaires (NAND2, NAND3, NAND4, AOI22) ont été synthétisées en CMOS full-custom. Le transcodeur thermomètre → binaire implémente les équations logiques dérivées de la table de vérité du CAN. Par exemple, le bit S₃ = C₈, tandis que S₀ fait intervenir un OU de produits sur les comparateurs impairs. Ces fonctions ont été assemblées et validées.

Séance 6 : registre et assemblage final

Un registre 4-bit mémorise la sortie du transcodeur sur front d'horloge. L'assemblage final connecte tous les blocs : S/H → échelle de référence + comparateurs → transcodeur → registre. La validation globale confirme que le CAN convertit correctement une rampe d'entrée 0 – 3,3 V en un code binaire 4-bit avec 15 transitions.